User:Rkuruvil
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Ranjeet-Board Anmerkungen/Checkliste
groĂes Board
- Schematic
- Inverter fĂźr Reset/EN ?? Ok
- Spannungsversorgung CPLD
- Jumper um Vm mit GND zu verbinden Ok
- Jumper um Vrest mit GND zu verbinden Ok
- Ausgangswiderstand der DACs ausreichend klein?
- Blockkondensatoren fßr alle DAC Ausgänge (nahe an Spikey)
- Schutzdioden um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu kĂśnnen
- Erzeugen der Terminierungsspannung? Done
- Stromaufnahme Spikey? 300mA digital, 500mA analog!!! Done
- CPLD: Vccio5 nicht verbunden? IO76 an 3.3V?
- DAC: Pin LDAC? Existiert nicht mehr Done
- Potential an Kßhlfläche der Spannungsregler?
- Iref fĂźr 4 Spikeys? Done
- Versorgung fĂźr Multiplexer nicht eher analog? Sollte so gehen
- Blockkapazitäten an MUltiplexer, OPs,..? Sollte ausreichen
- Thermal Reliefs nochmal ganz genau checken!
- Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an Kßhlfläche?
- Iref fĂźr jeden Spikey einzeln!
- "cut before bonding"
- Layout
- Power Leitungen dicker Done
- Ausreichend Pins/Pads fĂźr debugging Done
- GND Pins der Stecker Done
- AGND fĂźr DAC und ADC gut genug? Done
- vias unter KĂźhlkĂśrper fĂźr Spannnungsregler
- Position der Pinreihen auf ML505 zueinander? Done
- genauer Lagenaufbau des Boards <-> Impedanz Done
- Position des Terminierungswiderstands fĂźr Lemos nicht optimal Done
- Power: Nie nur durch ein Via!
- 1206 vs 0603 Kondensatoren nochmal kontrollieren
- Radius Fräser 1.2mm!!!
- Kleines Board
- Schematic
- RC Filter fĂźr externe Spannungen an Spikey (auĂer Vrest) Done
- Pinbelegung GND-Jumper an VM, Vrest Done
- Layout
- Verbindung Planes <-> Pins?
- Abstände Leitungen
- Bei 1 Spikey Version mĂśglicherweise zum Schluss Vias verschieben
