Revision as of 10:28, 6 August 2010

Ranjeet-Board Anmerkungen/Checkliste

großes Board

Schematic
- Inverter für Reset/EN ?? Ok
- Spannungsversorgung CPLD
- Jumper um Vm mit GND zu verbinden Ok
- Jumper um Vrest mit GND zu verbinden Ok
- Ausgangswiderstand der DACs ausreichend klein?
- Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey) Ok
- Schutzdioden um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können
- Erzeugen der Terminierungsspannung? Done
- Stromaufnahme Spikey? 300mA digital, 500mA analog!!! Done
- CPLD: Vccio5 nicht verbunden? IO76 an 3.3V?
- DAC: Pin LDAC? Existiert nicht mehr Done
- Potential an Kühlfläche der Spannungsregler?
- Iref für 4 Spikeys? Done
- Versorgung für Multiplexer nicht eher analog? Sollte so gehen
- Blockkapazitäten an MUltiplexer, OPs,..? Sollte ausreichen
- Thermal Reliefs nochmal ganz genau checken!
- Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an Kühlfläche?
- Iref für jeden Spikey einzeln!

Layout
- Power Leitungen dicker Done
- Ausreichend Pins/Pads für debugging Done
- GND Pins der Stecker Done
- AGND für DAC und ADC gut genug? Done
- vias unter Kühlkörper für Spannnungsregler
- Position der Pinreihen auf ML505 zueinander? Done
- genauer Lagenaufbau des Boards <-> Impedanz Done
- Position des Terminierungswiderstands für Lemos nicht optimal Done
- Power: Nie nur durch ein Via!
- 1206 vs 0603 Kondensatoren nochmal kontrollieren

Schematic
- RC Filter für externe Spannungen an Spikey (außer Vrest) Done
- Pinbelegung GND-Jumper an VM, Vrest Done

Layout
- Verbindung Planes <-> Pins?
- Abstände Leitungen
- Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben

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 ** Thermal Reliefs nochmal ganz genau checken!
 ** Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an Kühlfläche?
+** Iref für jeden Spikey einzeln!