User:Rkuruvil: Difference between revisions
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*'''Schematic''' |
*'''Schematic''' |
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** Inverter für Reset/EN ?? |
** Inverter für Reset/EN ?? Ok |
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** Spannungsversorgung CPLD |
** Spannungsversorgung CPLD |
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** Jumper um Vm mit GND zu verbinden |
** Jumper um Vm mit GND zu verbinden Ok |
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** Jumper um Vrest mit GND zu verbinden |
** Jumper um Vrest mit GND zu verbinden Ok |
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** Ausgangswiderstand der DACs ausreichend klein? |
** Ausgangswiderstand der DACs ausreichend klein? |
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** Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey) |
** Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey) Ok |
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** Pins um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können |
** Pins um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können |
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** Erzeugen der Terminierungsspannung? |
** Erzeugen der Terminierungsspannung? |
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** Stromaufnahme Spikey? 300mA digital, 500mA analog!!! |
** Stromaufnahme Spikey? 300mA digital, 500mA analog!!! Done |
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** CPLD: Vccio5 nicht verbunden? IO76 an 3.3V? |
** CPLD: Vccio5 nicht verbunden? IO76 an 3.3V? |
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** DAC: Pin LDAC? |
** DAC: Pin LDAC? Existiert nicht mehr |
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** Potential an Kühlfläche der Spannungsregler? |
** Potential an Kühlfläche der Spannungsregler? |
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** Iref für 4 Spikeys? |
** Iref für 4 Spikeys? |
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** Versorgung für Multiplexer nicht eher analog? |
** Versorgung für Multiplexer nicht eher analog? |
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** Blockkapazitäten an MUltiplexer, OPs,..? |
** Blockkapazitäten an MUltiplexer, OPs,..? Sollte ausreichen |
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*'''Layout''' |
*'''Layout''' |
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** Power Leitungen dicker |
** Power Leitungen dicker Done |
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** Ausreichend Pins/Pads für debugging |
** Ausreichend Pins/Pads für debugging Done |
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** GND Pins der Stecker |
** GND Pins der Stecker Done |
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** AGND für DAC und ADC gut genug? |
** AGND für DAC und ADC gut genug? |
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** vias unter Kühlkörper für Spannnungsregler |
** vias unter Kühlkörper für Spannnungsregler |
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** Position der Pinreihen auf ML505 zueinander? |
** Position der Pinreihen auf ML505 zueinander? one |
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** genauer Lagenaufbau des Boards <-> Impedanz |
** genauer Lagenaufbau des Boards <-> Impedanz |
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** Position des Terminierungswiderstands für Lemos nicht optimal |
** Position des Terminierungswiderstands für Lemos nicht optimal |
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Revision as of 09:54, 20 July 2010
Ranjeet-Board Anmerkungen/Checkliste
großes Board
- Schematic
- Inverter für Reset/EN ?? Ok
- Spannungsversorgung CPLD
- Jumper um Vm mit GND zu verbinden Ok
- Jumper um Vrest mit GND zu verbinden Ok
- Ausgangswiderstand der DACs ausreichend klein?
- Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey) Ok
- Pins um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können
- Erzeugen der Terminierungsspannung?
- Stromaufnahme Spikey? 300mA digital, 500mA analog!!! Done
- CPLD: Vccio5 nicht verbunden? IO76 an 3.3V?
- DAC: Pin LDAC? Existiert nicht mehr
- Potential an Kühlfläche der Spannungsregler?
- Iref für 4 Spikeys?
- Versorgung für Multiplexer nicht eher analog?
- Blockkapazitäten an MUltiplexer, OPs,..? Sollte ausreichen
- Layout
- Power Leitungen dicker Done
- Ausreichend Pins/Pads für debugging Done
- GND Pins der Stecker Done
- AGND für DAC und ADC gut genug?
- vias unter Kühlkörper für Spannnungsregler
- Position der Pinreihen auf ML505 zueinander? one
- genauer Lagenaufbau des Boards <-> Impedanz
- Position des Terminierungswiderstands für Lemos nicht optimal
- Power: Nie nur durch ein Via!
- 1206 vs 0603 Kondensatoren nochmal kontrollieren
- Kleines Board
- Schematic
- RC Filter für externe Spannungen an Spikey (außer Vrest)
- Pinbelegung GND-Jumper an VM, Vrest
- Layout
- Verbindung Planes <-> Pins?
- Abstände Leitungen
- Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben
