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** CPLD: Vccio5 nicht verbunden? IO76 an 3.3V? |
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** DAC: Pin LDAC? |
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** Potential an Kühlfläche der Spannungsregler? |
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** Iref für 4 Spikeys? |
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Revision as of 15:26, 19 July 2010
Ranjeet-Board Anmerkungen/Checkliste
großes Board
- Schematic
- Inverter für Reset/EN ??
- Spannungsversorgung CPLD
- Jumper um Vm mit GND zu verbinden
- Jumper um Vrest mit GND zu verbinden
- Ausgangswiderstand der DACs ausreichend klein?
- Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey)
- Pins um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können
- Erzeugen der Terminierungsspannung?
- Stromaufnahme Spikey? 300mA digital, 500mA analog!!!
- CPLD: Vccio5 nicht verbunden? IO76 an 3.3V?
- DAC: Pin LDAC?
- Potential an Kühlfläche der Spannungsregler?
- Iref für 4 Spikeys?
- Layout
- Power Leitungen dicker
- Ausreichend Pins/Pads für debugging
- GND Pins der Stecker
- AGND für DAC und ADC gut genug?
- vias unter Kühlkörper für Spannnungsregler
- Position der Pinreihen auf ML505 zueinander?
- genauer Lagenaufbau des Boards <-> Impedanz
- Kleines Board
- Schematic
- RC Filter für externe Spannungen an Spikey (außer Vrest)
Layout
- Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben
