User:Rkuruvil: Difference between revisions

From KIP Wiki
⧌kip-jumptonavigation⧜⧌kip-jumptosearch⧜
 
(16 intermediate revisions by 2 users not shown)
Line 5: Line 5:


*'''Schematic'''
*'''Schematic'''
** Inverter fĂŒr Reset/EN ?? Ok
** Inverter fĂŒr Reset/EN ??
-> Inverter wurde abgeschafft!
** Spannungsversorgung CPLD
** Spannungsversorgung CPLD
-> Wurde korregiert!
⚫
** Jumper um Vm mit GND zu verbinden Ok
** Jumper um Vrest mit GND zu verbinden Ok
** Jumper um Vm mit GND zu verbinden
-- Ein entprechender Jumper sitzt auf dem kleinen Board.
⚫
** Ausgangswiderstand der DACs ausreichend klein?
⚫
** Jumper um Vrest mit GND zu verbinden
⚫
** Blockkondensatoren fĂŒr alle DAC AusgĂ€nge (nahe an Spikey) Ok
-> Wie VM sitzt der Jumper auf dem kleinen Board.
** Pins um statt 2.5V, 3.3V und 5V von FPGA auch Labornetzteil nutzen zu können
⚫
** Ausgangswiderstand der DACs ausreichend klein?
⚫
** Erzeugen der Terminierungsspannung? Done
-> Reference Output Impedance: 7.5kOhm
⚫
** Stromaufnahme Spikey? 300mA digital, 500mA analog!!! Done
DC Output Impedance: 0.5Ohm
⚫
** CPLD: Vccio5 nicht verbunden? IO76 an 3.3V?
⚫
** Blockkondensatoren fĂŒr alle DAC AusgĂ€nge (nahe an Spikey)
** DAC: Pin LDAC? Existiert nicht mehr Done
-> RC Glied sitzt auf dem kleinen Board
⚫
** Erzeugen der Terminierungsspannung?
-> NCP565 mit Poti aufgebracht
⚫
** Stromaufnahme Spikey? 300mA digital, 500mA analog!!!
-> Gnuegend starke LDOs als TO263 vorhanden
⚫
** CPLD: Vccio5 nicht verbunden? IO76 an 3.3V
-> Behoben
** DAC: Pin LDAC?
-> Wurde mit dem CPLD verbunden
** Potential an KĂŒhlflĂ€che der Spannungsregler?
** Potential an KĂŒhlflĂ€che der Spannungsregler?
-> Wurde mit GND verbunden bzw. unter 1.8VD werden AGND und DGND verbunden.
** Iref fĂŒr 4 Spikeys? Done
** Iref fĂŒr 4 Spikeys?
⚫
** Versorgung fĂŒr Multiplexer nicht eher analog? Sollte so gehen
-> Eingefuegt
⚫
** BlockkapazitÀten an MUltiplexer, OPs,..? Sollte ausreichen
⚫
** Versorgung fĂŒr Multiplexer nicht eher analog?
-> Erledigt fuer alle MUX
⚫
** BlockkapazitÀten an MUltiplexer, OPs,..?
-> Es wurde je ein Kondensator fuer je 2 MUX eingefuegt.
** Thermal Reliefs nochmal ganz genau checken!
** Thermal Reliefs nochmal ganz genau checken!
-> Erledigt
** Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an KĂŒhlflĂ€che?
-> Gecheckt. Die waren nur fuer die 1.8V falsch
** "cut before bonding"???






*'''Layout'''
*'''Layout'''
** Power Leitungen dicker Done
** Power Leitungen dicker
-> Power auf 0.4mm
** Ausreichend Pins/Pads fĂŒr debugging Done
** GND Pins der Stecker Done
** Ausreichend Pins/Pads fĂŒr debugging
-> Pads befinden sich alle auf dem grossen Board
⚫
** AGND fĂŒr DAC und ADC gut genug? Done
** GND Pins der Stecker
-> Wurde verbunden
⚫
** AGND fĂŒr DAC und ADC gut genug?
-> Problem auf dem grossen Board
** vias unter KĂŒhlkörper fĂŒr Spannnungsregler
** vias unter KĂŒhlkörper fĂŒr Spannnungsregler
-> Habe ganzes Array eingefuegt
** Position der Pinreihen auf ML505 zueinander? Done
** Position der Pinreihen auf ML505 zueinander?
⚫
** genauer Lagenaufbau des Boards <-> Impedanz Done
-> Gecheckt.
⚫
** Position des Terminierungswiderstands fĂŒr Lemos nicht optimal Done
⚫
** genauer Lagenaufbau des Boards <-> Impedanz
->
⚫
** Position des Terminierungswiderstands fĂŒr Lemos nicht optimal
-> Serieller Widerstand eingefuegt.
** Power: Nie nur durch ein Via!
** Power: Nie nur durch ein Via!
- Mindestens 3 Vias
** 1206 vs 0603 Kondensatoren nochmal kontrollieren
** 1206 vs 0603 Kondensatoren nochmal kontrollieren
-> Alle haben 0603 bis auf die LDOs
** Radius FrÀser 1.2mm!!!
-> Erledigt
** Abstand Kontur zu Kupfer mindestens 200um!
-> Erledigt
** Layer Bezeichnungen fĂŒr multipcb
-> Erledigt





*'''Kleines Board'''
*'''Kleines Board'''


*'''Schematic'''
*'''Schematic'''
** RC Filter fĂŒr externe Spannungen an Spikey (außer Vrest) Done
** RC Filter fĂŒr externe Spannungen an Spikey (außer Vrest, denn VREST ist sehr stark)
-> Alle bis auf VREST und VM
** Pinbelegung GND-Jumper an VM, Vrest Done
** Pinbelegung GND-Jumper an VM, Vrest
-> Done




*'''Layout'''
*'''Layout'''
** Verbindung Planes <-> Pins?
** Verbindung Planes <-> Pins
-> Kontrolliert
** AbstÀnde Leitungen
** AbstÀnde Leitungen
-> Sollte gehen
** Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben
** Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben
-> Vias befindenn sichnun nache am Spikey



= Ranjeet Board Bugliste =


'''Sittah'''

* SSTL2 Terminierungsspannung kann nicht mit Linearregler erzeugt werden!
** einfachster Workaround: Zenerdiode
** CM3212
* CPLD Footprint passt nicht
* Vref fĂŒr JTAG am CPLD ist falsch: CPLD ist auf 1.8V gesetzt, Vref am Stecker auf 3.3V
** Workaround: Pin am Stecker auf 1.8V fÀdeln
* CPLD JTAG TDI und TDO vertauscht
** Workaround: entsprechende Adern in extra Flachbandkabel verdrehen


'''Daja'''

* Vias ohne Lötstop! (bei Spikey Footprint lÀuft sonst Lötstop von Bottom durch die Vias)

Latest revision as of 09:31, 10 December 2010

Ranjeet-Board Anmerkungen/Checkliste

großes Board

  • Schematic
    • Inverter fĂŒr Reset/EN ??

-> Inverter wurde abgeschafft!

    • Spannungsversorgung CPLD

-> Wurde korregiert!

    • Jumper um Vm mit GND zu verbinden

-- Ein entprechender Jumper sitzt auf dem kleinen Board.

    • Jumper um Vrest mit GND zu verbinden

-> Wie VM sitzt der Jumper auf dem kleinen Board.

    • Ausgangswiderstand der DACs ausreichend klein?

-> Reference Output Impedance: 7.5kOhm DC Output Impedance: 0.5Ohm

    • Blockkondensatoren fĂŒr alle DAC AusgĂ€nge (nahe an Spikey)

-> RC Glied sitzt auf dem kleinen Board

    • Erzeugen der Terminierungsspannung?

-> NCP565 mit Poti aufgebracht

    • Stromaufnahme Spikey? 300mA digital, 500mA analog!!!

-> Gnuegend starke LDOs als TO263 vorhanden

    • CPLD: Vccio5 nicht verbunden? IO76 an 3.3V

-> Behoben

    • DAC: Pin LDAC?

-> Wurde mit dem CPLD verbunden

    • Potential an KĂŒhlflĂ€che der Spannungsregler?

-> Wurde mit GND verbunden bzw. unter 1.8VD werden AGND und DGND verbunden.

    • Iref fĂŒr 4 Spikeys?

-> Eingefuegt

    • Versorgung fĂŒr Multiplexer nicht eher analog?

-> Erledigt fuer alle MUX

    • BlockkapazitĂ€ten an MUltiplexer, OPs,..?

-> Es wurde je ein Kondensator fuer je 2 MUX eingefuegt.

    • Thermal Reliefs nochmal ganz genau checken!

-> Erledigt

    • Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an KĂŒhlflĂ€che?

-> Gecheckt. Die waren nur fuer die 1.8V falsch

    • "cut before bonding"???


  • Layout
    • Power Leitungen dicker

-> Power auf 0.4mm

    • Ausreichend Pins/Pads fĂŒr debugging

-> Pads befinden sich alle auf dem grossen Board

    • GND Pins der Stecker

-> Wurde verbunden

    • AGND fĂŒr DAC und ADC gut genug?

-> Problem auf dem grossen Board

    • vias unter KĂŒhlkörper fĂŒr Spannnungsregler

-> Habe ganzes Array eingefuegt

    • Position der Pinreihen auf ML505 zueinander?

-> Gecheckt.

    • genauer Lagenaufbau des Boards <-> Impedanz

->

    • Position des Terminierungswiderstands fĂŒr Lemos nicht optimal

-> Serieller Widerstand eingefuegt.

    • Power: Nie nur durch ein Via!

- Mindestens 3 Vias

    • 1206 vs 0603 Kondensatoren nochmal kontrollieren

-> Alle haben 0603 bis auf die LDOs

    • Radius FrĂ€ser 1.2mm!!!

-> Erledigt

    • Abstand Kontur zu Kupfer mindestens 200um!

-> Erledigt

    • Layer Bezeichnungen fĂŒr multipcb

-> Erledigt



  • Kleines Board
  • Schematic
    • RC Filter fĂŒr externe Spannungen an Spikey (außer Vrest, denn VREST ist sehr stark)

-> Alle bis auf VREST und VM

    • Pinbelegung GND-Jumper an VM, Vrest

-> Done


  • Layout
    • Verbindung Planes <-> Pins

-> Kontrolliert

    • AbstĂ€nde Leitungen

-> Sollte gehen

    • Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben

-> Vias befindenn sichnun nache am Spikey


Ranjeet Board Bugliste

Sittah

  • SSTL2 Terminierungsspannung kann nicht mit Linearregler erzeugt werden!
    • einfachster Workaround: Zenerdiode
    • CM3212
  • CPLD Footprint passt nicht
  • Vref fĂŒr JTAG am CPLD ist falsch: CPLD ist auf 1.8V gesetzt, Vref am Stecker auf 3.3V
    • Workaround: Pin am Stecker auf 1.8V fĂ€deln
  • CPLD JTAG TDI und TDO vertauscht
    • Workaround: entsprechende Adern in extra Flachbandkabel verdrehen


Daja

  • Vias ohne Lötstop! (bei Spikey Footprint lĂ€uft sonst Lötstop von Bottom durch die Vias)
Retrieved from "https://wiki.kip.uni-heidelberg.de/KIPwiki/index.php?title=User:Rkuruvil&oldid=15587"