User:Rkuruvil

Ranjeet-Board Anmerkungen/Checkliste

großes Board

• Schematic
  • Inverter für Reset/EN ??

-> Inverter wurde abgeschafft!

• • Spannungsversorgung CPLD

-> Wurde korregiert!

• • Jumper um Vm mit GND zu verbinden

-- Ein entprechender Jumper sitzt auf dem kleinen Board.

• • Jumper um Vrest mit GND zu verbinden

-> Wie VM sitzt der Jumper auf dem kleinen Board.

• • Ausgangswiderstand der DACs ausreichend klein?

-> Reference Output Impedance: 7.5kOhm DC Output Impedance: 0.5Ohm

• • Blockkondensatoren für alle DAC Ausgänge (nahe an Spikey)

-> RC Glied sitzt auf dem kleinen Board

• • Erzeugen der Terminierungsspannung?

-> NCP565 mit Poti aufgebracht

• • Stromaufnahme Spikey? 300mA digital, 500mA analog!!!

-> Gnuegend starke LDOs als TO263 vorhanden

• • CPLD: Vccio5 nicht verbunden? IO76 an 3.3V

-> Behoben

• • DAC: Pin LDAC?

-> Wurde mit dem CPLD verbunden

• • Potential an Kühlfläche der Spannungsregler?

-> Wurde mit GND verbunden bzw. unter 1.8VD werden AGND und DGND verbunden.

• • Iref für 4 Spikeys?

-> Eingefuegt

• • Versorgung für Multiplexer nicht eher analog?

-> Erledigt fuer alle MUX

• • Blockkapazitäten an MUltiplexer, OPs,..?

-> Es wurde je ein Kondensator fuer je 2 MUX eingefuegt.

• • Thermal Reliefs nochmal ganz genau checken!

-> Erledigt

• • Symbols der Spannungsregler korrigieren/eindeutig machen, welches Potential liegt an Kühlfläche?

-> Gecheckt. Die waren nur fuer die 1.8V falsch

• • "cut before bonding"???

• Layout
  • Power Leitungen dicker

-> Power auf 0.4mm

• • Ausreichend Pins/Pads für debugging

-> Pads befinden sich alle auf dem grossen Board

• • GND Pins der Stecker

-> Wurde verbunden

• • AGND für DAC und ADC gut genug?

-> Problem auf dem grossen Board

• • vias unter Kühlkörper für Spannnungsregler

-> Habe ganzes Array eingefuegt

• • Position der Pinreihen auf ML505 zueinander?

-> Gecheckt.

• • genauer Lagenaufbau des Boards <-> Impedanz

->

• • Position des Terminierungswiderstands für Lemos nicht optimal

-> Serieller Widerstand eingefuegt.

• • Power: Nie nur durch ein Via!

- Mindestens 3 Vias

• • 1206 vs 0603 Kondensatoren nochmal kontrollieren

-> Alle haben 0603 bis auf die LDOs

• • Radius Fräser 1.2mm!!!

-> Erledigt

• • Abstand Kontur zu Kupfer mindestens 200um!

-> Erledigt

• • Layer Bezeichnungen für multipcb

-> Erledigt

• Kleines Board

• Schematic
  • RC Filter für externe Spannungen an Spikey (außer Vrest, denn VREST ist sehr stark)

-> Alle bis auf VREST und VM

• • Pinbelegung GND-Jumper an VM, Vrest

-> Done

• Layout
  • Verbindung Planes <-> Pins

-> Kontrolliert

• • Abstände Leitungen

-> Sollte gehen

• • Bei 1 Spikey Version möglicherweise zum Schluss Vias verschieben

-> Vias befindenn sichnun nache am Spikey

Ranjeet Board Bugliste

Sittah

• SSTL2 Terminierungsspannung kann nicht mit Linearregler erzeugt werden!
  • einfachster Workaround: Zenerdiode
  • CM3212
• CPLD Footprint passt nicht
• Vref für JTAG am CPLD ist falsch: CPLD ist auf 1.8V gesetzt, Vref am Stecker auf 3.3V
  • Workaround: Pin am Stecker auf 1.8V fädeln
• CPLD JTAG TDI und TDO vertauscht
  • Workaround: entsprechende Adern in extra Flachbandkabel verdrehen

Daja

• Vias ohne Lötstop! (bei Spikey Footprint läuft sonst Lötstop von Bottom durch die Vias)